本文由@偷芯大盗罗苹 与@薛定谔的英短咕咕咕 联合制作，主要内容编译自IEEE Xplore公开文献。
限于我辈学识、精力有限，而所获得资料大多为英文，专业名词缺乏统一、准确的中文文献对照，故绝大多数不确定译名的专有名词采用英文缩写或暂译名的形式出现，一些翻译比较绕口的长名词（比如：MOSFET=金属半导体氧化物场效应晶体管），也以英文缩写出现，如有误译、错译或内容谬误，欢迎交流、指正。
一、引言
废话段，建议一目十行或者直接往下拉，后面看不懂的时候再回来看这里。
芯片封装技术在智能手机、HPC高性能计算、大数据等应用领域的驱动下，不断朝着缩小线距、提升电路互联密度的方向发展，应运而生的先进封装技术业已发展超过20年，内涵丰富，概念繁杂，一图流概括如下：
技术代际与互连密度的关系，名称和先进程度一目了然
请注意，诸如TSV、chiplets之类的网红级名词，并不全等于某一种先进封装，TSV技术是实现先进封装的核心技术之一，chiplets则带有技术营销性质，会根据多芯片封装形式的不同而指向不同的应用场景。
回归到图中分类具体定义上，从结构特点，依次可概括为如下几种：
- 多芯片集成在同一块封装载板（或者扇出型的RDL载板），称为2D封装；
- 如果封装载板顶层有薄膜层，称之为2.1D封装；
- 封装载板或扇出型EMC材料中有嵌入式桥接，称为带桥接的2.1D封装；
- 多芯片由无TSV通孔的中介层承载，并置于封装载板上，称为2.3D封装；
- 多芯片由无源TSV中介层承载，并置于封装载板上，称为2.5D封装；
- 多芯片由有源TSV中介层承载，并置于封装载板上，称为3D芯片集成；
例外情况：将典型3D芯片集成中的多芯片换成单芯片，定义仍旧成立。
而与之相对的“非先进封装”，即传统封装——最简单的一种是将芯片直接附着在PCB电路板上，如板上芯片封装（COB）或直接贴装（DCA）；更进一步的引线框架封装，如PQFP封装和SOP器件，同样是传统封装；共同点是它们都不采用载板，而是贴装或用引线连到PCB，然后涂胶封胶或塑封，为芯片架起防护堡垒。
传统COB封装和引线框架封装
单芯片封装的PBGA和倒装CSP封装也是传统封装，像2000年左右的英特尔奔腾就属于这种。
奔腾4
引言末尾、正文之前，关于翻译的说明
1）文中出现的单芯/多芯（片），其中“芯（片）”均指代“die”——即经切割后未经封装的裸晶片；
2）文中所有package substrate均采纳“封装载板”这一译名，而非“封装基板”，主要原因是基板两个字适用面太广易引起混淆，我以前也经常被搞晕，所以个人不采纳；
3）HDI substrate：high-density interconnect，高密度互连板，现在在手机等比较高级的消费电子产品上已很常见；加上substrate就是HDI用作芯片的载板，简单而言就是金属线路能做得更细更密的“封装载板pro”；
4）RDL: Re-distributed layer，暂译为重布线层；
5）L/S: linewidth and spacing，线宽&线距，是布线层的特征尺寸也就是工艺参数，例如2/2μm；
6）中介层/转接层/转接板：都是指interposer，是指先进封装中被夹在芯片和载板之间的微电路板，通常硅片采用芯片级制造工艺做的线路，电传输性能比吊锤一般PCB和载板，可以起到一个信号中转和多芯片高速互连的作用；
7）关于integration的翻译：正文中每段标题【2D封装/2.5D封装】，“封装”所对应的原文都是“IC integration”，与“基板”类似，integration不同场景下所指代的集成方式完全不同，SoC通过晶圆制造工艺实现集成也是integration，SiP通过封装工艺集成也是integration，既然本文是在讲封装，也就同意默认integration是封装集成；3D芯片集成除外，在相关段落会有解释。
以上为引言部分，后面的内容将分为上下两篇，上篇主要介绍从2D封装到3D封装的大致特点和最新进展。
往下拉到这里就可以了
二、倒装芯片凸点植球和键合技术
本段介绍的是封装技术的两种基础技术——bump（一般翻译为“凸点”或“凸点植球”，本文中采用英文和中文穿插表示）和bonding（以下翻译为“键合”）：
bump，可以简单理解为PCB上的焊接点（上过金工实习的应该都能理解）的同类&缩小版；键合，化学课教过的概念，通过表面处理和一定的反应条件，使得两边在化学键作用下相结合。上学时候老师举过一个例子：将两块铁块的平整面贴合，然后使劲尻它一下，两块铁会“粘”在一起，这就是铁块的金属键发生了作用，使得两块铁能够较为紧密的相互作用。举一反三来说，冬天用舌头舔冰冷的铁，两者粘在一起不用力扯不下来，就是范德华力、液体中的氢键以及金属表面能之间发生了键合（一本正经）。
总而言之，通过bump实现芯片与封装载板或芯片与芯片之间的电气互连；通过键合的作用力，在完成电气互连之后，将两个不同模块“粘牢”，成为紧密的整体；区别也很明显，bump需要一定的缝隙，键合可以零距离贴合。
至于什么叫倒装芯片，看下图，第一第二种，芯片连接点朝上，通过金丝或铜引脚连到载板上，这就是所谓的“正装芯片”，第三种就是倒装芯片，无引脚，直接面对面贴贴。
正装与倒装
2.1 倒装芯片凸点植球工艺
倒装芯片凸点包括金/镍凸点、焊凸点和铜柱柱。目前，C4凸点是最常用的，构成材料不限；对于更高密度和细间距的封装场景，则是使用具有C2凸点，由铜柱 不限焊料的盖组成。
两者形状见下方安靠的示例图，可以看到C4是球形的焊接点，而C2则是柱状球顶，后者更小更密。
母/女/外婆翻译来很尴尬，不翻了
两者植球工艺对比铜材料的特性参数见下表：
|
结构 |
热导率 （W/m·K） |
电阻率 （μΩ·m） |
Bump pitch |
自对准特性 Self-alignment |
|
Cu |
400 |
0.0172 |
- |
- |
|
C4 凸点 （Solder） |
55-60 |
0.12-0.14 |
≥50μm |
吊炸天 |
|
C2凸点 （Cu Pillar Solder Cap） |
300 |
0.025 |
＜50μm |
很菜 |
接下来讲芯片与芯片/芯片与载板之间的凸点相连、以及相互之间完成贴合的工艺。
2.2 倒装芯片键合与组装工艺
给出了五种典型工艺场景，涉及CUF（毛细管底部填充）工艺、T. C. Bond热压（键）合、
绝缘膏（NCP，图c）、绝缘薄膜（NCF，图d），结合下图（a-d）很好理解，都是经凸点实现电气相连，再通过绝缘胶质实现芯片间或芯片与载板之间的物理相连；区别是连结条件有所不同：凸点类型区别、涂胶方法区别、实现键合的材料不同。
无凸点键合（图e）抽象些，直接看图。
实现电气互连的不同封装场景
2.3 混合键合工艺
混合键合同时包含了电介质键合与金属键合，是一种低温的直接键合互连技术（DBI），可在室温下进行，并在150-300℃下退火，由美国三角研究中心发明，最开始是申请了同质键合的ZiBond发明，并在2004-2005年进一步发展为金属&电介质的低温条件的直接键合互连技术。2015年其孵化公司被Tessera收购，而后者之前已经和索尼结束撕逼、重启合作，索尼在CMOS图像传感器（以下简称CIS）领域将DBI发扬光大。
下图给出了混合键合的典型工艺步骤，图中是双芯片bumpless无凸点键合的示意图，通过CMP化学机械抛光和等离子激活得到两个平整光滑的活化表面，对准各自的线路点，通过经活化后的介质表面通过化学键作用完成贴合，并在后续退火处理阶段，金属线路部分因膨胀系数差填满缝隙，键合完成。
简易键合流程示意
2.4 索尼CIS大法好
大法是首个将低温无凸点铜-铜DBI实现大规模量产的厂商，例如2016年上市的Galaxy S7所使用的型号IMX260的背照式CIS。电学测试结果表明，它们具有良好的连通性和可靠性。图像传感器的性能也非常出色。IMX260 BI-CIS的顶部和横截面视图如下图所示。可以看出，与堆栈式CIS不同的是，IMX260通过铜键合实现CIS晶圆与ISP晶圆之间的互连，而并非TSV。
一般而言，晶圆对晶圆的键合是两片尺寸一致的晶圆，而IMX260中的ISP晶圆略大于CIS像素晶圆，为了进行晶圆与晶圆的键合，必须浪费部分像素晶圆的区域，但它可以用于线键合焊盘。Cu - Cu - DBI的组装过程首先是晶圆片的表面清洗、金属氧化物去除和SiO2的活化（通过湿法清洗和干法等离子体活化）。
索尼IMX260
2.5 台积电的混合键合
图示为传统3D封装与台积电的SoIC工艺，主要区别在于SoIC采用混合键合实现了键合面的无凸点。SoIC工艺同样能用于自家的WoW、CoW、CoC等键合场景。
在实际效果上，SoIC拥有比凸点倒装具有更好的电气性能，其嵌入损耗几乎为零，从线路密度来说，由于SoIC无凸点的特点，其密度比传统倒装工艺高出了4个数量级，而且平整的键合面也规避了由于高密度焊接带来的封装面结构可靠性问题。
台积电SoIC vs “传统”3D封装
2.6 英特尔的混合键合
英特尔于2020年展示了FOVEROS 传统μbump倒装芯片的混合键合技术FOVEROS Direct，见下图，其焊盘间距可以达到10μm尺度，使得1mm^2面积可容纳一万个焊盘，相比50μm尺度的μbump倒装芯片提升非常大。
FOVEROS Direct本质上也是键合
三、2D集成电路
最初级的先进封装，只要满足载板上包含两片芯片，就符合定义。换言之，世纪初的胶水CPU也算是先进封装。
先进封装早期出道作品
SiP（System-in-Package）就是一种典型的2D先进封装，例如苹果手表的芯片，就是一大典型产品，由日月光旗下环旭电子提供SiP封装。
四、2.1D封装
2.1D封装的关键在于在2D封装的基础上，在封装载板最上层制作了一层精细金属L/S薄膜层；另一种定义是，在载板最上部分的有机材料层或扇出封装的EMC层内嵌入精细金属L/S重布线层的封装技术，也在2.1D封装的内涵中。
4.1 精细金属L/S薄膜层
所谓多做的那层薄膜，以日本神钢电机SHINKO的一个样品图为例，虽然画质很差，但从图中还是很容易从Thin-flim薄膜层的结构看出来所谓看出来所谓细线宽&线距（以下简称L/S），相比载板最上层（右边放大图的绿色层）的线路尺寸要更小。
神钢电机的i-THOP工艺示意图
近期，大陆的长电科技也提出了一种采用有机物中介层的2.1D封装，称为uFOS（直译：超格式有机载板）层，其金属L/S尺寸可达到2/ 2um 的尺度，相比前一种方案少了芯板层（以玻璃纤维为核心分布金属层，因为核心层绝缘，所以需要通孔穿透核心层），并引入了刚度层以缓解翘曲问题。
长电科技的uFOS工艺示意图
除长电与神钢，日立、日月光和矽品也有在发展2.1D封装，并且该技术并为实现大批量产，为了能获得更高的良率，大厂们试图将尺寸从2μm增大到10μm左右。
4.2 英特尔EMIB：精细金属L/S重布线层硅桥
首先解释一下EMIB这个很多人都见过的英特尔独门武功，它是下面这个词的缩写——embedded multidie interconnect bridge，直译过来就是嵌入式多芯互连桥——多芯互连是作用，嵌入式是指嵌入在了封装载板最上层当中。
EMIB使得多个芯片通过EMIB这个互连区域实现快速信息交互，下图是英特尔FPGA产品的一个示意图，可以和前面的对比。
从上面这张图明显可以看出来和之前一般精细金属L/S的最重要差别，就在于EMIB在需要互连的芯片所连接的第一层就实现了芯片之间的信号互连，这使得多芯片之间可以以更大的带宽进行信息交互；而之前介绍的薄膜层技术则不强调芯片间直接互连。
IBM近来也提出过叫做DBHi的技术方法,也是大同小异，要把这个小异讲清楚篇幅就太长了（而且可能还讲不清），略。
英特尔的EMIB方案
4.3 嵌入式精细金属L/S RDL硅桥 扇出型封装
精细金属L/S RDL硅桥(让芯片之间水平通信)也可以嵌入到扇出型封装的EMC（Epoxy Molding Compound）层中，下图是欣兴电子的一个扇出芯片的方案，易得其与EMIB的主要区别在于，作为互连的硅桥不是直连芯片，而是从EMC层穿过重布线层实现互连的。
欣兴电子的嵌入式硅桥
类似的方案，台积电的版本叫LSI，矽品版本叫FO-EB，日月光的版本叫sFOCoS，安靠叫S-connect fan-out interposer。
4.4 精金属L/S RDL柔性桥接
众所周知，三巨头有四个人，所以最开始两种定义三种形态当然也有第四种方案。
前面第二第三种互连桥都属于刚性桥，它们的重布线层都是制作在硅晶圆衬底上，而第四种则是柔性桥，也就是只有RDL本身。柔性桥由精细金属L/S导体材料与聚合物电介质材料（例如聚酰亚胺薄膜）组成的。
太阳微系统公司的柔性桥专利
最早的相关专利是美国太阳微系统公司（后来被甲骨文买了）申请的，如上图所示。不像之前的方案，原文没提及其他公司的技术布局情况，可能这个技术的应用面太窄。
值得一提的是，这种方案可以应用于高速高频器件的封装，例如毫米波芯片，对应场景下，聚酰亚胺可以更换成LCP材料，盲猜一个日后5G甚至6G通信芯片时代这玩意能有较多应用。
五、2.3D封装
离大家熟悉的2.5D还差一口气，忍一忍。
从2D看到2.3D，最开始的定义可能已经有人记不起来了，2.3D就是芯片和载板之间，还有额外的中介层，而不是像2.1D一样在载板表层或内部整了些花活；同时这个中介层还不能有TSV硅通孔，否则就是2.5D了。
2.3D封装中，基本结构还是【精细金属L/S板or嵌入式互连桥】等起到转接作用的部分与【封装载板/HDI载板】的组合，但却是各自分开做好，然后通过专用的键合板和焊点实现连结的，由于精细金属L/S基板可以单独与临时的玻璃晶片或面板一起制作，因此它的工艺尺寸可以缩小到2um，且产量、良率均优；相比2.1D封装，2.3D封装的互连密度和电气性能更上一台阶。
目前有三种主流的2.3D封装，其对比表格如下：
|
特性 |
2.3D封装家族 | ||
|
SAP/PCB |
Fan-out Chip-first |
Fan-out Chip-last | |
|
芯片尺寸 |
还蛮大的 |
一般 |
大 |
|
封装尺寸 |
大 |
一般 |
大 |
|
金属L/S参数 |
≥8μm |
≥5μm |
≥2μm |
|
RDL层数 |
≤10 |
≤4 |
≤6 |
|
允许晶圆凸点焊连 |
Yes! Yes! Yes! |
No! No! No! |
Yes! Yes! Yes! |
|
允许芯片-RDL键合 |
Yes! Yes! Yes! |
No! No! No! |
Yes! Yes! Yes! |
|
允许底部填充 |
Yes! Yes! Yes! |
No! No! No! |
Yes! Yes! Yes! |
|
工艺步骤数 |
更多 |
更少 |
更多 |
|
性能 |
一般 |
强得很 |
强无敌 |
|
成本 |
贵得很 |
一般 |
贵得很 |
|
应用领域 |
中端性能 |
高性能 |
旗舰性能 |
表格没看懂的不要急，后面还有进一步解释：
5.1 传统SAP/PCB 法
这里SAP/PCB是指转接层的工艺，PCB大家都知道，这里解释一下SAP，SAP=semi-additive process，即半加成法工艺，与之相对的是减成法和（全）加成法：
- 减成法：先在有机材料衬底上镀铜，通过把铜层上不需要的部分去掉，剩下的就是线路部分；
- 加成法：直接在有机材料衬底上选择性沉积出需要的铜线路；
- 半加成是折中，先镀一层铜，再一层铜，第二次镀铜时对不需要形成线路的地方进行处理，使得第二次镀铜时不会波及这些区域。
之所以叫传统xx法，是因为他工艺本就比较成熟，不多讲了，上图比较形象：
神钢的2.3D封装方案
这是神钢的2.3D方案，使用了SAP法制作的无芯封装载板，好处是相比之前EMIB之类的嵌入式转接模块的成本更低，但因为没有玻璃纤维的中心层，所以有额外的翘曲问题。
思科的2.3D封装方案
然后第二个图示是思科的有机中介层的方案，算是一个规模较大的chiplet设计和异质集成（新坑预警），这个中介层内部具备有机材料中心结构，除此外一共有12层结构，所以可别小看电路板，要复杂起来科技含量也不低的。
5.2 chip first/last的扇出封装
Chip first或last是指先用EMC把芯片给包了然后再做完RDL层，还是先做了RDL层然后把EMC包好的芯片贴上。这里也给几个方案示例。
日月光的chip-first扇出型2.3D封装
日月光的chip-last扇出型2.3D封装
三星的chip-last扇出型2.3D封装
欣兴的chip-last扇出型2.3D封装
上面展示的日月光、三星、欣兴电子的方案，以及台积电、神钢等等业内公司都会临时硅片（或玻璃面板等其他材料）作为“垫脚硅”来完成制作。
六、2.5D封装
2.5 D封装是芯片由无源TSV中介层支撑并于封装载板相连，应用2.5D封装的集成电路已经由联电和台积电大批量的生产了，仅该工艺而言，前者的客户主要是AMD，后者主要是FPGA双雄Xilinx、Altera和及英伟达，其中Xilinx和台积电共同研发并在2013年实现应用的方案是最早实现量产。
最广为人知的2.5D封装应该是台积电的CoWoS平台，这个名字就非常直白，chip-on-wafer-on -substrate，把芯片-转接晶圆片-载板的三明治结构写得明明白白，顺带也把做转接的中介层是晶圆片这一点也点出来了，看的迷糊的话后面有图，一看便懂。
6.1 AMD与联电的2.5 D封装
AMD R9 Fury X
上图是AMD R9 Fury X显卡的示意图和显微实拍图。该GPU基于台积电的28nm工艺，含有4个海力士HBM显存，每个HBM包含四个DRAM芯片和一个带TSV逻辑die组成，每个DRAM芯片有超过 1000个TSV通孔。承载GPU和HBM的TSV硅中介层采用联电64nm工艺（是的，看起来是只是个高级的电路板，但它使用了集成电路级的制造工艺）。
6.2 英伟达与台积电的2.5 D封装
英伟达Pascal 100 GPU
上图是采用了CoWoS平台的英伟达Pascal 100 GPU，台积电16nm工艺制造，并包含4个HBM2显存，每个HBM2同样包含DRAM和逻辑die，每个DRAM芯片同样有超过1000个TSV通孔。和AMD的福瑞显卡一样，Pascal的GPU核心和显存下面的TSV中介层同样是64nm工艺制造，不过这回是台积电全家桶工艺了。
6.3 2.5 D封装的一些最新进展
这部分展示的都是一些尚未应用的概念结构。
1）台积电的DTC TSV中介层
台积电DTC TSV Interposer
上图这个是台积电在CoWoS平台的概念结构，面向HPC高性能计算领域。从上到下分别是计算逻辑核心&HBM2E-中介层-载板的三层结构。在中间是用集成电路制造工艺制作的硅晶圆中介层，紫色的沟槽就是所谓的DTC，展开来是Deep Trench Capacitor，直译叫“深沟槽电容”，是由高k电介材料在沟槽里填充而成的电容器，能够提供比金属-绝缘体三明治电容器高一个数量级的电容密度，可以有效降低中介层中的漏电电流。
2）Fraunhofer的3D光子TSV中介层
Fraunhofer是德国弗劳恩霍夫研究所，如果以前没听过就记一下他们很牛逼就完事了，回来正文。
弗劳恩霍夫研究所的3D硅光器件
上图就是Fraunhofer的单模块光子路由芯片的概念结构：最上方的芯片是驱动器和VCSEL，然后是硅中介层，再下面是玻璃基的OPCB（光信号线路板），OPCB的光学层与硅中介层之间的互连是通过一个镜像耦合元件垂直完成的，见上图那个穿透TSV的黄色箭头。下方是两种TSV结构的实拍图，左边是传输电信号的TSV通孔，右边是传输光信号的，因此没有金属传输介质。至于为什么这段介绍叫3D硅光子中介层却归于2.5D封装，想不明白的可以回到引言复习一下。
3） PIC＆EIC集成的TSV中介层
用于高速、高带宽应用的光芯片（PIC） 电芯片（EIC）单模块集成的TSV中介层集成平台也是近年来很热门的研究课题。
光电一体化封装方案
上面这个是是一种光&电单模块集成的2.5D封装概念设计，其TSV中介层支持ASIC/转换器、驱动器、高速电阻放大器（TIA）、光子芯片以及光纤模块的n合1集成，这种方案需要1um级别的高精度对准工艺。
七、3D芯片集成
包括3D芯片封装和3D 芯片集成。从定义上讲，两者都是在垂直方向上堆叠芯片，但主要区别在于前者不使用TSV通孔，而后者采用；个人印象里，网上Intel或者台积电相关文章吹捧的3D封装技术，一般是指后者。
后面看图就会很明白了，忍一忍。
7.1 3D封装
1）不同的3D封装：看图，展示了6种垂直方向芯片堆叠的方案：
不同的3D封装形式
- 图（b）是面对面凸点焊接互连的倒装芯片，通过引线实现与载板的互连，下面与载板贴合只是“躺”在上面，并没有电气互连；
- 图（c）与楼上相反，芯片不是面对面而是背靠背，分别通过焊球和金属引线与载板相连；
- 图（d）是两个芯片面对面焊接互连，芯片1脸朝地，并借着与载板之间的大焊球让芯片2屁股腾空，没有与载板接触；
- 图（e）是采用PoP封装的逻辑芯片 存储器的AP芯片组结构，其中在AP头上的存储芯片的载板是无芯载板；
- 图（f）是AP芯片组的另一种PoP封装方案，下面逻辑芯片采用了RDL板扇出型封装，芯片埋入了EMC层，相比楼上方案取消了倒装芯片和封装载板进行了填充，并且没有采用载板支撑。
这里只简单介绍上述六种形态，至于3D封装范畴内的其他形式，以后可能考虑整个文章总结。
2） PoP扇出封装：基于扇出封装的PoP结构AP芯片组最先由金科星朋（已被长电收购）在2012年提出，并在2016年被台积电发扬光大，将独门扇出芯片技术InFO应用于苹果产品实现大规模量产。这一事件的重要影响在于，扇出封装不仅仅可以封装电源管理、射频开关等小芯片，也被应用于封装SoC等大面积的高性能芯片或芯片组。
苹果A12
上图展示了苹果A12芯片的封装结构，AP SoC核芯和DRAM内存采用TSMC InFO封装，然后进行PoP堆叠；为了获得更好的电气性能，封装结构还整了无源被动元件IPD（电感电容之类）来改善；A12 AP核芯下游共三层RDL，最小L/S尺寸达到了8μm；上下两层的焊料球间距达到0.35mm。
顺带，这里出现了一个问题，就是A12这层封装壳里面可不止一个块芯片，那是不是可以说A12并不是SoC呢（狗头）。
三星Exynos 9110
这个是三星PoP封装的智能手表芯片，上面存储模块用了三星独门的ePop，蓝色部分那一大坨内嵌DRAM、NAND和控制器三合一，键合到载板上，封装尺寸为8mm × 9.5 mm × 1mm；下面AP和PMIC比邻而居，AP尺寸 5mm × 3mm，PMIC的芯片尺寸为3mm × 3mm。顺带这里也出现了日本味之素的ABF材料。
7.2 3D芯片集成
直接上图感受一下【3D封装】和【3D集成】的差别：
3D集成，开凿
从上图显而易见，3D集成是钻孔、钻孔、再钻孔，与之前同样有TSV通孔的2.5D封装差别在于，2.5D的通孔都位于“无源区”，打孔的硅中介层板如其名，只起到一个电路板的作用，而3D芯片集成中通孔会穿过芯片，即“有源区”。
- 图（a）是多层DRAM与逻辑基片的堆叠，TSV通孔处由μbump相连；
- 图（b）则是一个存储芯片-处理器-载板的三层结构，上下两个芯片通过μbump相连；
- 图（c）则是无凸点的双芯片堆叠，通过混合键合技术实现贴合。
下面列出了三种典型的应用，作为补充说明：
1）HBM技术
HBM堆笺结构
HBM也就是高带宽内存，熟悉老黄空气的玩家应该对这个词不陌生，目前HBM的制造能力只有海力士和三星具备，2013年由海力士首次量产，美光应该是已经新建工程文件夹了但没有产品。相比GDDR，HBM传输带宽更高，但功耗更低。原理看图也很明晰了，就是“搭积木”通过TSV通孔和μbumpμbump实现连结。
HBM2和HBM2E则是更新的标准，主要是单个模块允许堆笺的层数和容量增大了，同时总带宽也增多。至于HBM3的标准还在各家协商中，报告显示，HBM3将支持64GB容量，速度达到512GB/s。
前面提到HBM与GPU，这里也给一个HPC产品的先进封装方案图，可以说是把前面讲过的大部分内容都all in在一张图了，不妨挑战一下。
《学 霸 题》
2）基于μbump的3D芯片集成
应用材料也很懂封装
这个是设备巨头应用材料公司旗下IME研究院的一个方案，连接方式上采用TSV和μbump两种工艺混合。
然后是我们的老朋友，日化巨头牙膏厂。
Lakefield架构
2020年英特尔发布的Lakefield架构就是非常典型的方案，基于自家独门FOVEROS技术打造，是首个面向笔记本电脑的3D芯片集成技术，有可能在将来成为HPC与移动端两大应用场景结合的一大里程碑。
3）无焊点的3D芯片集成
这个领域主要是台积电和英特尔这种头部玩家表演的领域，所以键合工艺那段专门给这俩开了专属工艺，包括台积电SoIC平台、英特尔FOVEROS Direct，都属于这一范畴，其特点是不同部分的电气互连已经不再依靠焊点，实现了垂直距离的极简——无缝贴合。
万能的台积电SoIC
以台积电SoIC为例，通过TSV和混合键合等关键工艺，可以将不同类型的芯片进行组合，制成的SoIC，又可以视为一个单独的芯片，继续和内存、逻辑芯片等其他类型的芯片相组合。
暂时的结语：虽然已经尽可能压缩内容，但是为了完整呈现2D封装到3D封装一系列技术的异同，最终还是严重超字数，先进封装这个主题还会出2-3篇文章，包括chiplets设计、异构集成以及特定厂商和技术的专栏，毕竟先进封装这个概念已经太大太广了，那么请允许就此搁笔，咱们下次再见。
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