设计印刷电路板（PCB）时，设计者必须考虑几个问题如DC-DC转换器的布局。特别是功率级组件的布局在非隔离同步buck变换器中，需要特别注意优化开关功能的整体性能。主要包括输入电容器、功率mosfet、驱动IC以及输出电感，如下图1红色框中的元件。
图1 功率组成器件
下面主要讨论常见的叠加在开关节点（VSW）波形的上升沿上的电压振铃问题。描述如何优化PCB版图设计，使振铃的幅度最小。
叠加在开关上的振铃波形主要关注影响以下两个方面：
一、电压裕度
这是一个百分比比率，它取振铃波形中第一个峰值的大小并与功率MOSFET（BVDSS）的击穿电压进行了比较。
二、电磁干扰/电磁兼容
这是由振铃波形产生的传导或辐射噪声量。影响系统的EMI/EMC，通过PCB布局改善振铃效应，提高
系统的电磁干扰/电磁兼容性能。
在电压裕度方面，大多设计会实施80%的裕度规则。这就意味着在任何MOSFET的漏源之间测量的最大电压不得超过MOSFET的BVDSS的80%。例如，一个BVDSS=25V的MOSFET，在任何时间测量其漏源之间的电压不得超过20V。因此，我们在进行电源设计时需要考虑到可能产生超过电压裕度的振铃效应。
功率级元件的优化布置功率开关管的布局：
控制场效应晶体管能够以大于10kV/ms的速率切换电压。必须特别注意开关回路的布局，在进行PCB布局时以最小回路来放置功率级元件从而最小化此拓扑的开关节点处的电压振铃。最重要的是将输入电容放置在靠近功率mosfet的位置，这些器件之间的走线尽可能的短。
1.输入电容的正极与控制开关FET漏极之间的走线尽可能短；
2.输入电容的负极与同步FET的源极之间的走线回路尽可能短。
图2 功率器件的典型布局
传统的功率器件布局如上图2所示。在该种方式的布局下，上述1和2所描述的回路较长，导致功率FET和出入电容之间的寄生电感较高，这会导致在功率开关管的节点上产生高于预期的电压振铃效应。优化功率组件的布局如下图3所示，优化后输入电容的正极与控制FET的漏极，输入电容的负极与同步FET的源极之间的回路都非常短，大大降低了开关节点的振铃效应。
图3 优化后的功率器件布局
优化布局后，对比测试实际的电压振铃效果图如下图4和图5所示，从图中可以看出优化布局后的振铃电压降幅明显，其振铃效果有很明显的改善。
图4 典型布局的开关节点振铃波形图
图5 优化布局后的开关节点振铃波形图
结语：在开关电源的功率器件布局的时候，需要理论与实际相结合，在理论的基础上，根据使用应用场合对布局和布线做一些修改，确保电源系统的高效和稳定。在测试振铃波形时，需要示波器的探头地线尽可能的短，测试效果才好，测试电压振铃及纹波的波形需要才有图6中的右边所示的探头测量。
图6 示波器测试探头
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