系统整理一下关于赛灵思FPGA原理图的设计过程，一方面记录下，另一方面小伙伴沟通交流。之前提到了关于FFVA1156 (XCKU040)器件的电源设计要求、本篇介绍一下BNAK 0的管脚设计。BNAK0的引脚大多为配置引脚，接下来，用一个表格做下详细说明。下一篇的针对FPGA上电初始化和配置做下详细说明，ok先到这。
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引脚 |
简述 |
备注 |
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PUDC_B_0 |
输入引脚，用来配置SelectIO pins是否内部上拉使能 |
电源域:VCCO_0 |
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POR_OVERRIDE |
输入引脚，用来配置TPOR，图9-4 |
电源域:VCCINT |
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RDWR_FCS_B_0 |
输出：Flash_SPI_CS片选引脚，或输入：SelectMAP配置引脚，见下图2-5 |
SPI接口，电源域：VCCO_0 |
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CCLK_0 |
输出：Flash_SPI_CLK片选引脚，或输入：时钟配置引脚，见下图2-2 |
SPI接口，电源域：VCCO_0 |
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D00_MOSI_0 |
输出：SPI master-output，见下图2-5 |
SPI接口，电源域：VCCO_0 |
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D01_DIN_0 |
输出：SPI master-output，见下图2-5 |
SPI接口，电源域：VCCO_0 |
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D02_0 |
输出：SPI master-data，见下图2-5 |
SPI接口，电源域：VCCO_0 |
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D03_0 |
输出：SPI master- data，见下图2-5 |
SPI接口，电源域：VCCO_0 |
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TCK_0 |
输入：JTAG-CLK，见下图2-5 |
JTAG接口，电源域：VCCO_0 |
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TMS_0 |
输入：JTAG-选择，见下图2-5 |
JTAG接口，电源域：VCCO_0 |
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TDI_0 |
输入：JTAG-数据，见下图2-5 |
JTAG接口，电源域：VCCO_0 |
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TDO_0 |
输出：JTAG-数据，见下图2-5 |
JTAG接口，电源域：VCCO_0 |
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INIT_B _0 |
输出：指示FPGA清理配置内存完成，见图9-6，初始化过程。或者输入：不做介绍 |
状态指示引脚 |
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PROGRAM_B _0 |
输入：FPGA重新加载，见图3-3 |
状态指示引脚 |
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DONE _0 |
输出：FPGA加载配置完成，见图3-3 |
状态指示引脚 |
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CFGBVS_0 |
Bank 0 and bank 65 voltage select
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