杨会平，蔡 琰，施建安
（英伟达半导体科技（上海）有限公司北京分公司，北京100020）
信号电迁移的问题在先进工艺节点越来越受到重视。通过一个基于16 nm TSMC工艺的SoC芯片，分析了Innovus和Voltus两个工具在信号电迁移分析结果的差异。通过对成因的分析，解决了Innovus存在的问题，使得绝大多数信号电迁移问题在布局布线阶段得到解决，大大缩短了后端设计收敛时间。
信号电迁移；16 nm FinFET；自动布局布线；Innovus；Voltus
中图分类号：TN47
文献标识码：A
DOI：10.16157/j.issn.0258-7998.179005
中文引用格式：杨会平，蔡琰，施建安. 16 nm FinFET工艺信号EM问题的分析和解决[J].电子技术应用，2017，43(8)：25-27.
英文引用格式：Yang Huiping，Cai Yan，Shi Jianan. Analysis and solutions of signal EM in 16 nm FinFET technology[J].Application of Electronic Technique，2017，43(8)：25-27.
0 引言
随着芯片制造技术水平的持续发展，先进工艺节点出现的新物理特性对芯片性能和可靠性的影响日益复杂化。以芯片金属线的电迁移(EM)现象为例，该效应在早期成熟的工艺节点已经有了很深入的研究并具备有效的解决方案。一般来说，早期的工艺节点人们只关注Power EM，内部信号的EM分析和修正仅仅作为一个可选项存在，对芯片设计和制造的影响很小。但是在28 nm及以后的工艺节点下，情况发生了很大的变化，内部互联线的物理尺寸变小，走线长度变长，信号翻转频率变高，这一系列的变化都导致信号的EM问题凸现出来，在物理设计过程中常常会出现版图多次迭代，大大影响了项目周期。这使得信号EM成为布局布线阶段必须解决的重要问题之一。本设计实例通过完善自动布局布线工具的内嵌EM分析功能，大大简化设计流程，减少迭代次数，实现了设计流程的加速。
1 信号EM的成因及分析手段
信号线的电迁移又称为损耗和焦耳加热，是由于互连线上信号的高速变化对电容的不断充放电而引起的。当脉冲通过导线时，导线本身的功耗将使导线温度超过氧化层温度。氧化层和导线之间的温度差异会产生机械应力，最终使导线断裂；这一点在先进工艺上体现的尤为明显，因而信号EM问题越来越受到各方的关注，目前主流的EDA工具也提供了全面的技术支持。后端的设计流程中，有两个软件涉及到了信号的 EM分析，分别是Cadence 的自动布局布线工具Innovus和电源分析工具Voltus。
Innovus作为EDI的替代平台，是新一代的物理设计实现解决方案，在运行效率、时序分析能力、信号完整性分析能力以及芯片面积优化等诸多方面较EDI都有非常大的提升。特别是在先进的16/14/10 nm FinFET工艺制程和其他成熟的制程节点上通常能提升10%～20%的功耗、性能和面积指标，并实现最高达10倍的全流程提速和容量增益。
Voltus是一款Sign-off级别的芯片电源完整性分析工具，致力于从模块及IP层面为IC 电源在调试、验证、IR下降、金属导线电迁移、补偿漏电等方面提供准确、高效的分析手段。EM分析方面，Voltus-Fi作为Voltus系统针对数字电路信号完整性检测的重要补充，需要计算每一条导线（接点）上的电流并与EM规则进行对比，其精度达到了SPICE级精度的认证，能够满足台积电16 nm FinFET的工艺规格，同时实现更小的内存占用、更快的运行速度和更高的准确度。
以上两个工具在后端流程中具有重要地位，特别是在信号EM问题尤为突出的16 nm工艺中。尽管Voltus是精确的电源完整性分析工具，但是信号EM的分析流程很繁琐，具体实施步骤如下：
(1)抽取反标文件；
(2)使用Voltus进行信号EM分析；
(3)将Voltus的结果返回到Innovus中进行修正；
(4)重复步骤(1)～步骤(3)，直至结果收敛。
如果Innovus能直接检查并修正信号EM问题，这样可以节省抽取文件的时间和在Voltus中进行分析的时间，能极大地节约运行时间，提高工作效率。
2 项目设计实例分析
实例项目是一个基于16 nm FinFET的大规模GPU芯片。针对芯片物理实现流程中的EM分析手段，分别采用Innovus和Voltus作了信号EM分析。
针对项目中的17个各种类型的block作了分析，发现两者的差距非常大。图1是PEAK CLOCK 类型的信号EM违例在两种工具中的结果对比图。
在该结果中，Voltus报出的违例大约是Innovus的2倍。由于Voltus是SPICE精度的Sign-off工具，所以倾向于信任Voltus结果的准确性。而Innovus为了节约运行时间，是基于lef进行分析的，偏差在所难免。通过整理数据发现，偏差主要来自Innovus漏报，以PEAK CLOCK类型为例，平均漏报率在55.8%。对于这样大量的漏报，将该问题仔细分析和定位是非常必要的。
3 问题的分析和解决
导致两种工具对同一设计分析结果的不一致，有几种可能性：第一是来自流程上的问题；第二是来自寄生参数不同导致；第三是判断依据不同导致。
首先考虑来自流程的区别，对流程中的各个参数进行了查看及对比，流程上两者的输入控制参数是一致的，所以来自flow的因素可以排除。
其次，输入文件中的RC寄生参数的提取至关重要。Innovus使用QRC提取的SPEF，而Voltus则使用了STAR-RC抽取的SPEF。为了验证这个想法，将STAR-RC抽取的SPEF作为Innovus的输入进行了分析，发现差异并没有好转，因此排除了RC数据问题的可能性。
最后仔细研究了两者的信号EM结果，具体报告情况见图2。该报告共包含以下主要内容：按列依次排开，分别为实际电流峰值/电流最大值、电流峰值、电流最大值、平均电阻、线宽/通孔面积、所需线宽、电容值、金属层、坐标、线长、方向。上方是Voltus的报告，下方是Innovus的报告。在两者报告中不匹配的金属线用线框标识。可以看到左侧第一列的值，两者差距很大。在Voltus的报告中，实际电流峰值为1.12 mA。在Innovus的报告中，实际电流峰值为0 mA。这就是造成两种工具中报告不一致的本质原因。随后打开实际版图进行查看，发现漏报的线都属于同一种类型：Patch wire。
Patch wire是连接标准单元器件的PIN和上层金属的中间金属层，它是自动布局布线工具在连接PIN时，为了避免一些金属面积的违例而引入的一个金属补丁。Patch Wire在实际版图中的形状如图3所示。
Patch wire的示意图如图4所示。M1为PIN，时钟线的走线为M4，中间的M2/M3是包在V2/V3上的一小段金属层，即上文提到的Patch wire。
在Innovus中，Patch wire的电流为0是导致EM漏报的原因。将分析的原因反馈给Cadence，研发部门对该部分进行了优化升级。使用更新后的软件，对这些block重新做了信号EM分析，结果如图5所示。由图5看出，两者结果基本一致，平均偏差在1.5%。
有了两者匹配的结果，在项目初期不再需要进入Voltus进行Siganl EM分析，直接在Innovus中进行信号EM的分析和修正，最后用Voltus做二次确认即可。流程得到极大简化：
(1)在Innovus中进行分析和修正；
(2)抽取反标文件（最终数据）；
(3)使用Voltus进行信号EM分析（最终数据）；
(4)重复步骤(1)~步骤(3)，直至结果收敛。
通过对单一一轮修正信号EM的运行时间在新旧流程中的不同作了对比，对比结果如表1所示。从表1看出，平均运行时间从9.5 h减少到4.5 h，减少了52.6%的运行时间。
4 结论
随着新工艺技术的不断演进，以及金属线宽的不断缩小和工作频率的不断提高，信号EM的问题逐渐成为困扰芯片物理实现的技术难点之一。本文通过完善Innovus的信号EM分析结果，使冗长繁琐的迭代明显得到改善，设计和分析效率都大大提高。
参考文献
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