电子电路中铜特征的小型化源于以高封装密度紧密放置互连。结果，串扰HDI印刷电路板由于相邻信号线之间的耦合增加，基板开始起作用。
HDI 基板是多层、高密度电路，具有包括细线和明确定义的空间图案在内的特征。越来越多地采用 HDI 基板增强了 PCB 的整体功能并限制了操作区域。
区分的关键因素之一HDI PCB设计从其余是他们独特的设计，包括多层铜填充微孔。这些多层微孔可实现垂直互连。此外，HDI 基板的优势在于具有更高的集成度和更好的两侧组件放置。此外，HDI 板在较小的几何结构中包含更多数量的 I/O。HDI 基板的其他特性包括更快的信号传输以及信号损失和延迟的显着减少。
用于制备 HDI 板的最新技术处理组件的小型化以及采用高端设备。然而，串扰等挑战会严重影响 HDI 板的性能。因此，采用先进的PCB设计服务成为避免 HDI 板中的串扰至关重要。
在这篇文章中，您将详细了解以下与 HDI 基板中的串扰相关的关键方面：
- PCB中的串扰是什么？什么是串扰效应？
- 如何最小化串扰？Eric Bogatin 的案例研究埃里克·博加廷 (Eric Bogatin) 的关键要点
- 避免 HDI 基板中串扰的设计技术最小化电容耦合通过减少接地电源回路面积最大限度地减少电感耦合选择每层互连 (ELIC) 结构通过放置使用林荫大道结构以减少 HDI 基板中的串扰使用双偏移共面带状线结构缩放 PCB 几何形状以减少 HDI 基板中的串扰
串扰是 PCB 上走线之间的无意电磁耦合（即使它们彼此没有物理接触）。此外，由于外部干扰，PCB 中可能会发生电磁场干扰。就电场和磁场的干扰而言，当从攻击者信号到受害信号（通常是两个彼此靠近的轨道）耦合（电容性和电感性）能量时，就会发生串扰。电场通过信号之间的互电容耦合。另一方面，磁场通过信号之间的互感耦合。在同一层上平行走线或在两层之间垂直平行走线容易受到串扰的影响。
什么是串扰效应？串扰会产生影响时钟、周期信号、系统关键网络（如数据线、控制信号和 I/O）的不良影响。此外，受影响的时钟和周期信号会对工作的 PCB 和组装组件造成严重的功能问题。由于串扰效应，电压和电流水平超过了逻辑器件的阈值水平。当它到达接收器时，这可以解释为错误的逻辑状态。设计人员需要巧妙地工作，以避免由这些错误的逻辑状态引起的错误。串扰还可以通过增加噪声来影响模拟信号。这种噪音可能来自电源轨。
如何最大限度地减少 HDI 基板中的串扰？由于更短的耦合长度和更低的介电常数，HDI 基板中的串扰减少了多达 50%。可以限制 HDI 基板中串扰的其他因素包括，
- 使用较低 Dk 的材料。
- 较低的介电常数HDI PCB材料系统可能允许电路板收缩多达 28%。
- 到参考平面的距离越小，近端串扰就越低。
HDI 小型化提供了更短的互连长度。如果使用较低介电常数的材料，则可以减少 HDI 基板中的串扰。Teledyne LeCroy 的信号完整性布道师 Eric Bogatin，提供以下示例：“HDI 技术中的典型线宽为 3 密耳（75 微米）。下图显示了不同电介质厚度的 3 密耳宽走线的特征阻抗。
对于较低的介电常数，电介质厚度将较小。这意味着较低介电常数的材料系统将导致相同间距的串扰较少，或者走线可以靠得更近并具有相同的串扰量。”
具有较低介电常数的材料导致较少的串扰。
Eric Bogatin 的案例研究Eric Bogatin 继续说道，“在研究的两个案例中，线宽为 3 mil，并且调整了电介质厚度，以便对于两种不同的介电常数，线路阻抗相同。从这些曲线可以看出，如果布线间距受到串扰约束，HDI 材料系统的较低介电常数可能会使电路板收缩高达 28%。
对于小于饱和长度的耦合长度，近端电压噪声的幅度将随长度成比例。饱和长度将取决于上升时间。对于 1 纳秒的上升时间，有效介电常数为 2.5 的饱和长度约为 7.6 英寸，这将包括小型卡应用中的许多迹线。相对耦合的近端噪声由下式给出：
近端电压噪声的幅度与长度成比例。
由于更短的耦合长度和更低的介电常数，HDI 基板中的串扰减少了多达 50%。较短的走线长度将减少辐射，而具有较薄电介质的走线也将减少辐射。下面的示例表明，耦合长度越短，互感 (Lm) 越小，而走线越细，互电容 (Cm) 越小。
更短的耦合长度和更细的走线分别导致更小的互感和电容。
到参考平面的距离越小，近端串扰越低，或者对于更长的耦合长度，串扰相同。与传统电路板相比，长度减少 2 倍，电介质厚度减少 2 倍，来自 HDI 信号环路的辐射场可能减少多达 4 倍，即 12dB。”
Eric Bogatin 进一步指出，“如果整个电路板都是 HDI，而不仅仅是几个外层，那么控制返回路径可能比通孔板面临更大的挑战。”
埃里克·博加廷 (Eric Bogatin) 的关键要点“在处理 HDI 基板中的串扰时，您必须注意相同的问题：
- 提供连续的返回路径
- 工程受控阻抗互连
- 以最小的短截线长度在线性菊花链路径中布线
- 用终端控制反射噪声
- 通过返回路径控制管理via to via串扰
- 使用连接到 IC 引脚的低电感电容器
与通孔核心相结合，HDI 互连可能非常有价值。”
另请阅读：高密度互连的历史
避免 HDI 基板中串扰的设计技术可以采取以下措施来避免HDI基板中的串扰：
最小化电容耦合以减少 HDI 串扰在集成电路中，电容和电感耦合会导致串扰。电感耦合与混合输入输出电路有关，而电容耦合影响电路的开关速度。以下是电路设计的一些考虑因素，以减少电容耦合，从而减少串扰：
- 不要在同一层中长距离布设两条平行线。此外，与走线相邻的层应该是垂直的。
- 在两条敏感信号线之间布线接地或电源。
在两条信号线之间提供接地或电源有助于电容耦合。
- 将敏感节点与全摆幅信号分开，避免浮动节点。对串扰问题敏感的节点应配备设备以最小化阻抗。
- 在敏感的低摆幅布线网络上使用差分信号。
- 通过在信号层之间设计接地层，可以减少不同层信号层之间的串扰。
- 在内层上，当信号放置在两个接地层之间时，电容耦合会降低。读我们如何减少PCB布局中的寄生电容.
两个接地层之间的夹心信号有助于产生电容耦合效应。
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接地层是信号导体的低阻抗返回路径。设计人员必须减少接地和信号导体之间的面积以最小化环路。减小的环路面积可以减小电感。
在多层PCB的地平面中，必须有大量的过孔，这增加了通孔密度。在一组相邻连接中，如果接地层和信号层共享一个公共区域，则可能会发生电感耦合。设计人员必须在插槽周围布线一个宽环路，以避免电感耦合，从而减少串扰。
在插槽周围布置一个宽环路以避免电感耦合和串扰。
被封闭地墙包围的通孔缩短了平面，作为电气边界。它反射所有能量并基于封闭边界的对角线尺寸产生半波共振。
提供尽可能靠近信号路径的返回路径使用连接器和电缆时，必须特别注意接地引脚和电线，因为我们不想增加电流回路面积。可以通过将接地引脚靠近信号引脚来最小化环路面积。
可以通过将接地引脚靠近信号引脚来减少环路面积。
使用接地引脚避免嵌套环路在设计电缆输入时，在附近运行不同的导体可能会产生耦合问题。对来自多个信号的接地路径使用相同的引脚会创建具有高互感的嵌套环路。PCB 设计人员必须考虑单独的接地回路引脚，这些引脚应与信号引脚保持最小距离，以减少电感耦合。
使用单独的接地回路引脚来减少电感耦合。
选择每层互连 (ELIC) 结构每一层互连 (ELIC) 是一种先进的叠层构造方法，其中连接可以在任何层开始或结束。电路连接是在初始构建本身中进行的，因此对盲孔和埋孔的要求会更少。这为设计人员在层中提供了很大的布线空间。然而，当涉及到 ELIC 结构的路由时，存在一些限制。
设计者应该关心信号层；两个信号层不应相邻. 在所有信号层之间放置接地层。由于 ELIC 结构允许任何层之间的连接，因此很容易以对称排列方式构建。
通过放置使用林荫大道结构以减少 HDI 基板中的串扰为了减少串扰并增加布线密度，使用了通过放置的林荫大道结构。设计人员可以使用多种类型的过孔布局结构BGA根据他们对通孔到通孔串扰的应用。适合减少串扰和增加布线空间的林荫大道结构如上图所示。让我们讨论一下。
通过扇出结构的四个区域。图片来源：Happy Holden 撰写的 HDI 手册
区域 1由外部行组成，根据设计规则，行数从 4 到 6 不等。区域 2由所有内部行组成。区域 3是内行和中心行之间的过渡，以及区域 4是中心。
BGA 中的四个区域通孔图案。图片来源：Happy Holden 撰写的 HDI 手册
如上图所示区域1a，使用 1:2 微孔将走线在第 2 层布线到最大布线密度。为了增加过孔的数量或减少它们之间的间距，设计人员可以在不超过所需最小距离的情况下使过孔更靠近球垫。此外，设计人员可以改变过孔球焊盘结构的方向。这种布置能够增加布线空间并减少通孔之间的串扰。
在区域 1 中使用 1:2 微孔布线外层 BGA 引脚后，在区域 1 中的第 4 到 6 行2 b区使用 1:3 跳跃通孔在第 3 层以最大布线密度进行布线。跳过通孔允许从第 1 层连接到第 3 层，而无需在第 2 层上使用焊盘。也可以通过将通孔移近球焊盘并调整角度以达到所需尺寸来改变此模式。
区域 3 c是区域 2 和区域 4 之间的过渡区域。根据布线策略，它可以使用 1:2 和 1:3 微通孔中的任何一个。区域 4 d是剩余区域。通常，中心区域由接地和电源引脚占据。为了在第 1 层上填充更大的地平面，不能将过孔放置在 BGA 的确切中心。
像这样，将 BGA 分成多个区域来放置过孔，不仅可以增加布线密度，还可以减少层数。如果网络以盲孔而不是过孔短截线结束，则可以减少过孔到过孔的串扰。想了解更多通过存根读通过存根如何影响信号衰减和数据传输速率.
笔记：在上面的 BGA 图案示例中，我们使用了正交短狗骨结构。您也可以根据通孔尺寸使用其他角度调整。HDI 串扰也可以通过实施来减少HDI PCB 中的阻抗匹配.
使用双偏移共面带状线结构降低 HDI 串扰
网状结构中的功率分布。
我们都知道传统的 PCB 设计使用专用的电源层。但是，一旦电压轨的密度和数量增加，就需要分离平面。我们可以使用两个正交层将 PWR 分配为“网状结构”。通过在不同电压之间放置信号，我们可以为多达八个不同的电压轨增加分离平面的数量。它被称为具有单独 GND 参考的“双偏移共面带状线”。这种结构仅使用盲孔为从第 2 层到第 N-1 层的所有组件提供较低的串扰和电压。
偏移共面带状线作为电源网格。
缩放 PCB 几何形状以减少 HDI 基板中的串扰串扰可以基于两个品质因数来描述，称为近端串扰 (NEXT) 系数和远端串扰 (FEXT) 系数。这两项都给出了当末端以其特征阻抗终止时，在一对均匀传输线中的无噪声线路上产生的近端和远端噪声的比率。它是可观察到的典型串扰噪声的量度。
串扰计算的品质因数。图片来源：Happy Holden 撰写的 HDI 手册
特性阻抗可以由电介质厚度、线宽和介电常数来定义，而相邻走线之间的空间则说明串扰。这些电气特性与几何形状成比例。例如，如果每个特征在横截面减少 5 倍，特性阻抗和 NEXT 和 FEXT 值不会改变。检查常规 PCB 和 HDI 互连的以下几何特征。它们反映了相同的性能。阅读HDI PCB的优势及其应用为了更好的理解。
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几何特征 |
常规PCB |
HDI |
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电介质厚度 |
5.1mil |
1.02mil |
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行宽 |
10 mil |
2mil |
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铜厚 |
0.5盎司 |
0.1盎司 |
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介电常数 |
4 |
4 |
PCB 工艺特性表 图片来源：Happy Holden 编写的 HDI 手册
有时，设计人员认为缩放不会给 HDI 设计带来任何电气优势。因为缩小所有功能仍然反映相同的电气性能。它适用于缩小均匀信号线的横截面。尽管如此，仍有两个非标度术语会影响 HDI 的电气性能：
- HDI 互连的短长度
- 在 HDI 互连中使用具有较低 Dk 的非增强层压板
上述特征提供更短且受控的时间延迟和更少的串扰，因为一些电特性不会随着更小的特征尺寸而缩放。
叠层几何形状和耦合长度对 HDI 串扰的影响远端串扰的大小还取决于叠层几何形状和耦合长度。它的变化如下：
FEXT = k (Len/RT)
其中 FEXT = 远端串扰系数
k = 以 ns/inch 为单位的两条线（受害者和攻击者）之间的耦合
Len = 耦合长度（英寸）
RT = 信号的上升时间 (ns)
远端噪声是由于表面界面的介电层不一致而产生的。介电常数的这种非均匀特性增加了远端噪声。然而，只有表面走线会受到远端噪声的影响，而掩埋走线（如带状线）只会受到近端噪声的影响。值得注意的是，近端噪声在幅度上饱和，并且不会随着耦合长度的增加而扩展。只有当耦合长度超过临界长度时才会发生这种情况。
结论在 EMC 测试之前消除 HDI 基板中的串扰可为 PCB 设计人员提供更快的产品上市时间。串扰是产生串扰的关键参数之一信号完整性问题，如果不好好对待. 它会直接导致接收器信号失真。串扰量取决于线间距、信号上升时间、干扰信号的幅度以及电路板和走线几何形状。因此，最大限度地减少 HDI 基板中串扰的影响应该是设计人员的首要关注点。
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