提到半导体工艺大家想到的可能是在手机厂家在发布会上所说的14nm，7nm等，那么这个都是什么意思呢？当下热门的FinFET究竟是啥呢？接下来具体分析。
1.何为半导体工艺节点，缩小工艺节点的好处，如何缩小工艺节点。
半导体制造的工艺通常所说的是工艺节点，比如28nm，14nm等，这个工艺节点在早期，可以认为是晶体管的尺寸。这个尺寸很重要，因为晶体管的作用，可以简单描述为把电子从一端(S)，通过一段，沟道送到另一端(D)，这个过程完成之后，信息的传递就完成了。因为电子的速度是有限的，在现代晶体管中，一般都是以最快速度运行的，所以电子通过需要的时间基本就由这个沟道的长度来决定。越短，就越快。这个沟道的长度，和前面说的晶体管的尺寸，大体上可以认为是一致的。但是二者有区别，沟道长度是一个晶体管物理的概念，而用于技术节点的那个尺寸，是制造工艺的概念，二者相关，但是不能完全划等号。在微米时代，这个技术节点的数字越小，晶体管的尺寸也越小，沟道长度也就越小。但是在22nm节点之后，晶体管的实际尺寸，或者说沟道的实际长度，是长于这个数字的。比方说，英特尔的14nm的晶体管，沟道长度其实是20nm左右。但是，缩小晶体管尺寸将会带来三个问题。
好处一：能提升时钟频率，进而提升处理速度
上边这张图的信息量很大，绿色的点，代表CPU的时钟频率，越高当然越快。可以看出直到2004年，CPU的时钟频率基本是指数上升的，背后的主要原因就是晶体管的尺寸缩小。
好处二：能提高性能，降低成本
尺寸缩小之后，集成度(单位面积的晶体管数量)提升，这有多个好处，一来可以增加芯片的功能，二来，根据摩尔定律，集成度提升的直接结果是成本的下降。这也是为什么半导体行业50年来如一日地追求摩尔定律的原因，如果达不到这个标准，产品成本就会高，较之能达到这个标准的对手来说，在市场竞争中处于不利地位。还有一个原因是缩小晶体管可以降低单个晶体管的功耗，因为缩小的规则要求，同时会降低整体芯片的供电电压，进而降低功耗。
这就是缩小晶体管的主要诱因，至今业界还在不断探索与发展，以求获得更佳性能、更低成本、更好功能的晶体管。 缩小晶体管并非一本万利，从物理原理上说，晶体管虽然缩小了，但单位面积的功耗并不降低，这成为了晶体管缩小的一个很严重的问题：理论上的计算是理想情况，实际上，功耗不仅不降低，反而随着集成度的提高而提高。2000年前后，根据摩尔定律的发展，人们已经预测到，如果没有什么技术进步的话，晶体管继续保持同样的缩小速度，到2010年前后时，其功耗密度可以达到火箭发动机的水平，而这样的芯片是不可能正常工作的，即使达不到这个水平，温度太高也会影响晶体管的性能。截至目前，业界仍没有找到能彻底解决晶体管功耗问题的方案，实际做法是：一方面降低电压(功耗与电压的平方成正比)，一方面不再追求时钟频率。因此在上图中，2005年以后，CPU频率不再增长，性能的提升主要依靠多核架构。这也被称作"功耗墙"，该解决方案至今仍在延续，如市场上的5GHz处理器，实际几乎达不到4GHz。
第二个问题：晶体管的缩小方案
晶体管是怎样缩小的呢?物理原理是恒定电场，晶体管尺寸由电场决定的，只要电场不变，晶体管的模型就不需要改变，这种方式被证明效果最佳，被称为Dennard Scaling，提出者是IBM。
电场=电压÷尺寸。既然要缩小尺寸，就要等比降低电压。缩小尺寸的方法简单粗暴：将面积缩小到原来的一半，此时尺寸就缩小大约0.7(面积=尺寸的平方)。下面看一组晶体管技术节点数据：
130nm、90nm、65nm、45nm、32nm、22nm、14nm、10nm、7nm(5nm)
我们发现，这是一个大约以0.7为系数的等比数列。当然，这只是一个命名习惯，跟实际尺寸已经有差距了。
第三个问题：缩小晶体管的技术瓶颈
实际上，技术节点的数字不能等同于晶体管的实际尺寸，那么在晶体管的实际尺寸并没有按比例缩小的情况下，为什么要宣称是新一代的技术节点?这代表了什么?
1) 原子尺寸所决定
原子尺度的计量单位是埃，为0.1nm。10nm的沟道长度，只有不到100个硅原子。未来晶体管物理模型是这样的：用量子力学的能带论计算电子的分布，但是用经典的电流理论计算电子的输运。电子在分布确定之后，仍然被当作一个粒子来对待，而不是考虑它的量子效应。因为尺寸大，所以不需要。但是越小，就越不行，就需要考虑各种复杂的物理效应。
2) 短沟道效应损害晶体管性能
短沟道效应，通俗地讲，晶体管是一个三个端口的开关，其工作原理是把电子从一端(源端)送到另一端(漏端)，这是通过沟道进行的，另外还有一个端口(栅端)的作用是，决定这条沟道是打开的，还是关闭的。这些操作都是通过在端口上加上特定的电压来完成的。 晶体管性能依赖的一点是，必须要打得开，也要关得紧。如果越来越短了，打得开没问题，但是关不紧，原因就是尺寸太小，内部有很多电场上的互相干扰，以前都是可以忽略不计的，现在则会导致栅端的电场不能够发挥全部的作用，因此关不紧。关不紧的后果就是电流泄漏，而此时晶体管是在休息，没有做任何事情，却在白白地耗电。目前，集成电路中的这部分泄漏电流导致的能耗，已经占到了总能耗的近50%，所以也是目前晶体管设计和电路设计中最主要的难题。
3) 制造工艺水平决定了决定了晶体管尺寸大小
决定制造工艺最小尺寸的设备叫做光刻机，所谓光刻机，顾名思义，是用光的，当然不是可见光。它的功能是，把预先印制好的电路设计，像洗照片一样洗到晶片表面上去，比如英特尔的奔腾4处理器，据说需要30~40多张不同的设计模板，先后不断地曝光，才能完成整个处理器的设计印制。 而稍有常识就会知道，所有用光的东西，都有一个问题，就是衍射，光刻机也不例外。因为这个问题的制约，任何一台光刻机所能刻制的最小尺寸，基本上与它所用的光源的波长成正比。波长越小，尺寸也就越小。目前的主流生产工艺采用荷兰艾斯摩尔生产的步进式光刻机，所使用的光源是193nm的氟化氩(ArF)分子振荡器产生的，被用于最精细尺寸的光刻。 在解决衍射效应上，业界10多年来在光刻技术上投入了巨资，先后开发了各种魔改级别的暴力技术，诸如浸入式光刻(把光程放在某种液体里，因为光的折射率更高，而最小尺寸反比于折射率)、相位掩模(通过180度反向的方式来让产生的衍射互相抵消，提高精确度)等，就这样一直撑到了现在，支持了60nm以来的所有技术节点的进步。 那为何不用更小波长的光源?原因也很简单：工艺上暂时做不到。;高端光刻机的光源，是世界级的工业难题。 目前主流技术是深紫外曝光技术(DUV)。业界普遍认为，7nm技术节点已经是它的极限了，甚至7nm都不一定能够做到量产。下一代技术仍然在开发之中，被称为极紫外(EUV)，其光源降到了13nm。但这个波长，已经没有合适的介质可以用来折射光，以构成必须的光路，因此这个技术里面的光学设计，全部是反射，而在如此高的精度下，设计如此复杂的反射光路，本身就是难以想象的技术难题。这还不算(已经能克服了)，最难的还是光源，虽然可以产生所需的光线，但是强度远低于工业生产的需求，造成EUV光刻机的晶圆产量达不到要求，换言之，拿来用就会赔本。一台这种机器就上亿美元，所以EUV还属于未来。
以上三个原因，决定了晶体管的尺寸缩小进入了深水区，越来越难，到了22nm之后，已经无法做到按比例缩小了，因此就没有再追求一定要缩小，反而是采用了更加优化的晶体管设计，配合CPU架构上的多核多线程等一系列技术，继续为消费者提供相当于更新换代了的产品性能。
2.各个半导体工艺节点上都是用了什么技术使得工艺继续推进呢？
1) 65nm引入Ge strained沟道
strain，其原理是通过在适当的地方掺杂少量锗到硅里面去，锗和硅的晶格常数不同，因此会导致硅的晶格形状改变，而根据能带论，这个改变可以在沟道的方向上提高电子的迁移率，而迁移率高，就会提高晶体管的工作电流。而在实际中，人们发现，这种方法对于空穴型沟道的晶体管(pmos)，比对电子型沟道的晶体管(nmos)，更加有效。
2) 45nm引入了高k值绝缘层/金属栅极配置
将45nm引入到高k值绝缘层/金属栅极配置，这个也是一个里程碑的成果。 以上两项技术其实都是为了解决同一个问题：即在很小的尺寸下，如何保证栅极有效的工作。
图3 "标配版"晶体管结构
这是一个最基本的晶体管的结构示意图，是半导体物理的基础，可以说是"标配版"的晶体管，又被称为体硅(bulk)晶体管。 gate就是栅，其中有一个oxide的绝缘层，是晶体管所有的构件中，最关键的一个。它的作用是隔绝栅极和沟道。因为栅极开关沟道，是通过电场进行的，电场的产生又是通过在栅极上加一定的电压来实现的。如果有电流从栅极流进了沟道，那么电流就泄漏了，gate也就无法起到开关的作用。
为什么绝缘层叫oxide(or "dielectric")而不叫insulator呢?因为最早的绝缘层就是和硅非常自然共处的二氧化硅，其相对介电常数(衡量绝缘性的，越高，对晶体管性能来说，越好)约是3.9。一个好的绝缘层是晶体管的生命线，硅天然就具有这么一个性能：超级好的绝缘层，对于半导体工业来说，是一件有历史意义的事情。
有人曾经感慨，说上帝都在帮助人类发明集成电路，首先给了那么多的沙子(硅晶圆的原料)，又给了一个完美的自然绝缘层。所以至今，硅极其难被取代，一个重要原因就是，作为制造晶体管的材料，其综合性能太完美了。
二氧化硅虽好，在尺寸缩小到一定限度时，也出现了问题。其缩小的过程中，电场强度是保持不变的，在这样的情况下，从能带的角度看，因为电子的波动性，如果绝缘层过窄，那么电子有一定的几率会发生隧穿效应而越过绝缘层的能带势垒，产生漏电流。电流的大小和绝缘层的厚度，以及绝缘层的"势垒高度"，成负相关。因此厚度越小，势垒越低，这个漏电流越大，对晶体管越不利。
另一方面，晶体管的开关性能、工作电流等，都需要拥有一个很大的绝缘层电容(指单位面积的电容。电容=介电常数÷绝缘层厚度。显然，厚度越小，介电常数越大，对晶体管越有利)。实际上，如果这个电容无限大的话，那么SS指标就会达到理想化的60。
图4 电流大小、绝缘层厚度以及绝缘层"势垒高度"关系示意图
可以看出，这里已经出现了一对设计目标上的矛盾，那就是绝缘层的厚度要不要继续缩小。实际上在这个节点之前，二氧化硅已经缩小到了不到两个纳米的厚度，也就是十几个原子层的厚度，漏电流的问题已经取代了性能的问题。 于是半导体公司期望开发出一种介电常数很高，同时能带势垒也很高的材料，那么就可以在厚度不缩小的情况下(保护漏电流)，继续提升电容(提高开关性能)。经过尝试许多种材料并验证之后，确定使用一种名为HfO2的材料可达到这样的效果。这就是high-k，这里的k是相对介电常数(相对于二氧化硅而言)。
图5 金属氧化物半导体场效应晶体管结构示意图
当然，这个工艺的复杂程度，远远超过这里描述的这么简单。具备high-k性质的材料很多，但是最终被采用的材料，一定要具备许多优秀的电学性质，因为二氧化硅真的是一项非常完美的晶体管绝缘层材料，而且制造工艺流程和集成电路的其它制造步骤可以方便地整合，所以找到这样一种各方面都符合半导体工艺制造的要求的高性能绝缘层材料，是一件了不起的工程成就。 至于金属栅，是与high-k配套的一项技术。在晶体管的最早期，栅极是用铝制作，后来经过发展，改用重掺杂多晶硅制作，因为工艺简单，性能好。到了high-k这里，大家发现，high-k材料有两个副作用，一是会莫名其妙地降低工作电流，二是会改变晶体管的阈值电压。阈值电压就是把晶体管的沟道打开所需要的最小电压值，这个值是晶体管非常重要的参数。 造成这种问题的主要原因是，high-k材料会降低沟内的道载流子迁移率，并且影响在界面上的费米能级的位置。载流子迁移率越低，工作电流就越低，而所谓的费米能级，是从能带论的图像上来解释半导体电子分布的一种分析方法，简单地说，它的位置会影响晶体管的阈值电压。 这两个问题的产生，都和high-k材料内部的偶极子分布有关。偶极子是一端正电荷、一端负电荷的一对电荷系统，可以随着外加电场的方向而改变自己的分布，high-k材料的介电常数之所以高的原因，就跟内部的偶极子有很大关系。所以这是一把双刃剑。 于是半导体公司想到了一种两全其美的办法：用金属做栅极，因为金属的自由电荷浓度极高(超过10^20)，而且有镜像电荷效应，可以中和掉high-k材料绝缘层里的偶极子对沟道和费米能级的影响。
图6 金属栅极可以中和掉high-k材料绝缘层里的偶极子对沟道和费米能级的影响
至于这种或这几种金属究竟是什么，除了掌握技术的那几家企业之外，外界没有人知道，是商业机密。
3) 32nm第二代high-k绝缘层/金属栅工艺
在45nm时代，英特尔取得了巨大的成功(在很多晶体管、微处理器的发展图上，45nm这一代晶体管会在功耗、性能等方面突然出现一个较大的进步折线)，32nm时候继续在这一基础上改换更好的材料，继续了缩小尺寸的老路。当然，前代的Ge strain工艺也是继续使用的。
4) 22nm FinFET(英特尔称为Tri-gate)，三栅极晶体管
这一代的晶体管，在架构上进行了一次变革。变革的最早设计可以追溯到伯克利的胡正明教授2000左右提出的三栅极和环栅晶体管物理模型，后来被英特尔变为了现实。
图7 FinFET模型图
FinFET实质上是增加了一个栅极。为什么要这么做?如果看过前文图3"标配版"的晶体管结构图可知道，在尺寸很短的晶体管里面，因为短沟道效应，漏电流是比较严重的;而大部分的漏电流，是通过沟道下方的那片区域(又称耗尽层，即上图蓝**域)流通的(位于氧化绝缘层以下、硅晶圆表面的窄薄层(一两个纳米)，图7上未标示)。 既然电子是在沟道中运动，那么为何非要在沟道下面留有这么一大片耗尽层呢?因为物理模型需要这片区域来平衡电荷;不过在短沟道器件里面，没有必要把耗尽层和沟道放在一起，否则漏电流。于是IBM把这部分硅直接拿掉，换成绝缘层，绝缘层下面才是剩下的硅，这样沟道就和耗尽层分开了，因为电子来源于两极，但是两极和耗尽层之间，被绝缘层隔开了，这样除了沟道之外，就不会漏电了。比如这样：
图8 把硅换成绝缘层的SOI方案
图8中的方案叫做SOI(绝缘层上硅)，虽然没有成为主流，但是因为有其优势，所以现在还有制造厂在搞。于是英特尔在IBM基础上继续深入构想：既然拿掉了耗尽层的硅，做插入一层氧化层，那么为什么非要放上一堆没用的硅在下面，直接在氧化层底下，再弄一个栅极，两边夹着沟道。但是英特尔觉得这还不够：既然如此，有什么必要非得把氧化层埋在硅里面?硅弄出来，像三明治一样地包裹上绝缘层，外面再放上栅极，岂不更好?
图9 英特尔构想出来的FinFET方案
于是就有了FinFET，上面这种。FinFET牛逼的地方在于，不仅大大降低了漏电流，而且因为多一个栅极，这两个栅极一般都是连在一起的，大大增加了前面说过的那个绝缘层电容，也就大大提升了晶体管的开关性能。所以又是一次革命式的进步。 这个设计其实不难想到，难的是，能够做到。因为竖起来的那一部分硅，也就是用作沟道的硅，太薄了，只有不到10个纳米，不仅远小于晶体管的最小尺寸，也远小于最精密的光刻机所能刻制的最小尺寸。于是如何把这个Fin给弄出来，还得弄好，成了真正的难题。英特尔的做法是很聪明，其基本原理是，这部分硅不是光刻出来的，而是长出来的。它先用普通精度的光刻刻出一堆"架子，然后再沉淀一层硅，在架子的边缘就会长出一层很薄的硅，然后再选择性地刻蚀把多余的材料弄走，剩下的就是这些立着的、超薄的硅Fin了。
3.FinFET的工艺流程
制作FinFET的工艺流程具体是怎样的呢?在2016年8月的这篇访谈中，Intel的Mark Bohl 谈到了Intel的FinFET技术。在其中，他提到Intel将会继续使用SADP (Self-Aligned Double Patterning)工艺。 Double Patterning可以提高光刻的最小精度，是目前的主流采用技术，有很多个版本。它的原理是，譬如说，Intel是采用193nm的浸入式光刻来处理最高精度需求的步骤，这个技术的最小尺寸大约是80~90nm之间。如果使用Double Patterning，则可以将这个精度提高到约40nm左右，其原理为：先pattern一批80nm精度的图样，然后再交错着pattern一批80nm精度的图样，在两次光刻之后，图样的精度，以pitch来衡量的话，就会是原来的精度的一半。 Self-Aligned Double Patterning是其中的一种技术，它只需要一次光刻步骤就能完成，而且从原理上说，是可以用来制作fin(制作fin的这个步骤叫做active fin formation)。
图10 Double Patterning光刻工艺流程
在这个过程中，首先会沉积一层hard mask，又被称作mandral的材料，比如Si3N4之类的。这层材料以普通精度的光刻进行pattern。mandral在被pattern之后，就被称作spacer。然后再生长一层绝缘层材料，譬如二氧化硅，被称作film。可以通过控制这个生长过程的时间，来控制最终的fin的厚度W。然后对film进行刻蚀，将所有水平方向的材料刻蚀掉，只剩下沿着spacer的边缘所生长出来的那部分，之后再以选择性的刻蚀将spacer材料移除，只剩下这层sidewall film。最后就是对底下的硅材料进行刻蚀，这样相当于用这层film做了mask。接下来，为了保证isolation，还需要再生长一层绝缘材料二氧化硅，这个步骤要求很高，因为fin和fin之间的那段空间，高宽比是很大的，需要让二氧化硅完全填充这个空隙，所以这个步骤被称作conformal coating。显然这个步骤之后，硅片的表面是不平整的，因此需要进行一次CMP (Chemical Mechanical Polishing)，就是通过添加一定的研磨剂，用机械研磨的方式将整个晶圆的表面给弄平整。最后就是再对二氧化硅材料进行一次刻蚀，通过控制这次刻蚀的时间，可以控制露出来的fin的高度H。在这个fin上面，再用ALD (Atomic Layer Deposition)等步骤沉积high-k材料等栅极的stack，就基本完成了这部分的制作。
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