集微网消息，2022年7月15日-16日，第六届集微半导体峰会在厦门召开，本届峰会以“裂变，从混沌到有序”为主题，为产业、资本、政府、高校等多方提供了高效的沟通渠道、展示平台及合作空间。全球知名EDA公司Cadence（楷登电子）携Cadence Cerebrus、Cadence Integrity 3D-IC等重磅产品亮相集微峰会。
Cadence 在计算软件领域拥有超过 30 年的专业经验，致力于提供软件、硬件和IP产品，助力电子设计从概念成为现实，是电子系统设计产业的关键领导者。Cadence 的客户遍布全球，他们向超大规模计算、5G通讯、汽车、移动设备、航空、消费电子、工业和医疗等极具活力的应用市场交付从芯片、电路板到完整系统的卓越电子产品。
时下，5G 通信、超大规模计算、人工智能/机器学习、自动驾驶汽车和工业物联网等新兴领域为半导体行业带来了超预期的增长潜力，预计2020 年至 2025 年间半导体产业年均复合增长率将达到 10.5%。与此同时，摩尔定律不断演进，先进工艺不断升级，在超越摩尔的领域，先进封装驱动着行业发展。同时，设计和验证的复杂度越来越高，有越来越多的 IP 模块需要提升。随之而来，行业急需要与之相匹配、可满足新兴需求的 EDA 平台解决方案。
“EDA 和 IP 工具在设计行业中的作用越来越重要，如何去帮助客户的产品取得成功，Cadence 希望通过全面、智能、灵活的工具来助力客户更快地开发出产品。”Cadence向爱集微表示。
本届峰会上，Cadence重点展示了其Cerebrus Intelligent Chip Explorer以及 Integrity 3D-IC平台产品，以解决时下IC设计面临的性能提高、生产效率与3D IC设计等挑战。
AI加持EDA工具，PPA和效率双获提升
Cadence Cerebrus 是一项由人工智能驱动的革命性技术，具有独特的强化学习引擎，可自动进行工具优化和芯片设计，改善 PPA，显著减少工程量和总体流片时间。其中，Cadence Cerebrus 布局优化功能可以帮助客户缩小裸片尺寸，远超人类的设计潜力。因此，Cadence Cerebrus 与其他的 Cadence 数字产品配合使用时，可带来极致的先进数字全流程设计环境，涵盖从实施到签核的所有环节，带来突破性的工程效益。
从客户的使用情况来看，借助 Cadence Cerebrus 布局优化功能，联发科将芯片面积缩小了 5%，功耗降低 6% 以上；瑞萨将 Cadence Cerebrus 应用于两款产品设计，提高了一款先进节点 CPU 设计的性能，降低了一款 MCU 设计的泄露功耗。
后摩尔时代，3D-IC设计工具至关重要
近几年，随着摩尔定律的失效，集成电路逐渐从传统的二维平面转向立体设计发展，从而获得三维带来的诸多优势。但三维设计也带来了新的挑战：例如设计的聚合与管理、额外的系统级验证等。
过去行业中的解决方案多借助于点工具搭建的流程，裸片和裸片、裸片和封装之间的设计缺少联系，无法通过早期的探索获得反馈。为了使集成后的系统仍能满足设计要求，必须通过过度设计留下余量，造成性能受限并且成本高昂。
为了应对上述这些挑战，Cadence适时推出了Integrity 3D-IC 平台。
Cadence Integrity 3D-IC 平台是业界首个全面的整体 3D-IC 设计规划、实现和分析平台，以全系统的视角，对芯片的性能、功耗和面积 (PPA) 进行系统驱动的优化，并对 3D-IC 应用的中介层、封装和印刷电路板进行协同设计，为基于多晶粒的 3D 芯片设计提供了全新的自动化解决方案。
作为半导体产业的基石，EDA工具的创新就像杠杆一样，将撬动整个产业链。如今，在摩尔定律逐渐放缓的当下，芯片集成度和复杂度仍在持续提升，需要如Cadence这样的 EDA 厂商厚积薄发、不断创新，从设计工具源头探索先进封装、异构集成等的实现途径，赋能整个集成电路产业向上而行。（校对/萨米）
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