经验分享关于pcb布局的那些事儿（PCB培训高级教程2AM3358处理器之DDR3）

AM3358开发板

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摘要

本PCB设计指南由德力威尔王术平根据《AM335X英文数据手册2013版》之DDR3章节翻译、编撰而成，包含AM3358处理器简介、DDR3与MPU电路连接、PCB堆叠设计、DDR3与MPU布局、DDR3布线区、旁路电容参数与位置、DDR3信号分组、DDR3终端电阻、DDR3参考电压布线、DDR3数据线走线拓扑与布线规则等实用内容，供广大PCB设计者参考学习。

图1 AM3358功能框图

一、AM3358与DDR3硬件平台简介1.1. AM3358微处理器

型号：AM3358BZCZA100

主频：1GHz

焊球数量：324pin

焊球直径：0.5mm

主要特征（见图1）：

●ARM Cortex-A8架构，主频1Ghz，32位RISC微处理

●支持LPDDR、DDR2、DDR3、DDR3L接口

●支持NAND Flash、NOR Flash、SRAM

●3D 图形引擎

●LCD和触摸屏控制器

●可编程RTC和工业通信子系统

●两路USB 2.0，支持OTG

●10/100/1000M以太网

●2路CAN控制器、6路UART、2路MCASP音频、2路SPI、3路I2C

●12Bit ADC

●3路32位增强型捕获模块

●3路增强型高精度PWM

1.2 DDR3动态存储器

型号：IS43TR16256A-15HBLI

容量：4Gbit（256M x 16）

速率： DDR3-1333Mbps

电压：1.5V

温度：-40℃~95℃

焊球数量：96 pin

焊球直径：0.5mm

时钟：DDR_CK and DDR_CKn工作的标准速率是303 MHz

数据位宽度：16bit

芯片个数：单片

二、AM3358和DDR3电路连接方式

本产品采用单个DDR3和MPU连接，数据宽度为16Bit，外部没有VTT终结器。连接示意如图2所示：

图2 MPU和DDR3连接关系

三、PCB堆叠设计3.1 PCB叠层

DDR3布线部分至少需要4层板，可以再增加层数，用来走其他的信号或者增强信号完整性和提高电磁兼容抗干扰能力，优先考虑将信号布在第一层，第一层布不完时可以布在第四层，但第四层的走线不能跨越第三层电源分割面。PCB叠层如图3所示：

图3 PCB最少叠层方案

3.2 PCB叠层规则

图4 PCB堆叠规范

如图4所示：

1. PCB走线层和平面层一共不低于4层；
2. 信号层不低于2层；
3. 在DDR3布线区域的参考电源平面和参考地平面要完整，地平面优于电源平面，当走线层切换时，确保有旁路电容提供高频返回路径；以增强SI完整性、抑止EMI。
4. DDR3走线线宽典型值在4mil；
5. 过孔尺寸典型值在10mil/18mil或10mil/20mil
6. AM3358ZCZ BGA 焊盘尺寸直径为0.5mm
7. 单端特征阻抗在50~75欧姆，误差控制在 -5欧姆。

四、AM3358和DDR3布局方法

图5 DDR3布局规范

如图5所示：

1. DDR3布线区域只能走DDR3相关信号线，禁止其他走线；
2. DDR3芯片中心水平方向离MPU芯片中心最远的距离≤X1 X2（≤1600mil）；
3. DDR3芯片中心垂直方向离MPU芯片中心最远的距离≤Y（≤1500mil）；
4. 其他走线离DDR3走线区边到边保持4倍线宽以上；
5. DDR3离MPU越近，信号传输时延裕量就越大，传输就越稳定；
6. 其他信号线走线要与DDR走线区用地平面隔开。

五、DDR3布线区域

DDR3布线区域同层内不允许其他非DDR3信号走线，DDR3布线区域的参考平面一定要完整的DDR电源平面或地平面，非DDR3信号可以布在DDR3布线区域下面有完整参考平面隔离的层内，如图6所示。

图6 DDR3布线区

六、大容量低频旁路电容的使用

MPU、DDR3需要大体积、大容量的旁路电容。大体积旁路电容尽量靠近MPU和DDR3的电源引脚。但优先考虑小体积高频旁路电容和DDR信号布线空间，然后再考虑大体低频积旁路电容。

图7 大容量旁路电容应用规范

如图7所示：

1. AM3358 VDDS_DDR电源引脚大容量旁路电容的个数≥2，大电容总容量≥20uF；
2. 保证每一颗DDR3芯片电源引脚大容量电容的个数≥2，大电容总容量≥20uF；
3. 大电容尽量先满足DDR3芯片，靠近芯片电源引脚布局。

七、小容量高频旁路电容的使用

DDR3的正常运行是离不开高频旁路电容的，并且要尽量减小连接在DDR电源和地之间的高频旁路电容的寄生电感。通常来说，至少做到以下几点是比较好的：

1、安装的高频旁路电容尽可能的多一点；

2、尽量减少旁路电容到需要旁路的CPU或DDR芯片上的电源引脚之间的距离；

3、使用物理尺寸尽量小中容量尽量高的旁路电容；

4、旁路电容打过孔的孔径尽量大，旁路电容焊盘到它的过孔之间的连线尽量要宽；

5、尽量不要多个旁路电容的焊盘共用一个焊盘。

下表是关于高速旁路电容使用注意事项（如图8）：

图8 小容量旁路电容应用规范

如图8所示：

1. 高速旁路电容的封装尺寸为0201或0402；
2. 高速旁路电容焊盘中心离被旁路的AM3358的电源引脚和地引脚距离越近越好，建议≤400mil；
3. AM3358的VDDS_DDR 需要高速旁路电容的个数≥20，总容量≥1uF；
4. 连接过孔离AM3358的VDDS_DDR和地引脚越近越好，典型值≤35mil，最长不超过70mil；
5. 高速旁路电容焊盘中心离被旁路的DDR3的电源引脚和地引脚距离越近越好，建议≤150mil；
6. DDR3高速旁路电容的个数≥12，总容量≥0.85uF；
7. 高速旁路电容到被旁路的电源和地引脚连线的过孔个数≤2；过孔的离电容焊盘的走线长度典型值≤35mil，最长≤100mil；
8. 高速旁路电容到DDR3的电源和地引脚过孔个数≤1，过孔离引脚的走线长度典型值≤35mil，最长≤60mil；
9. 两个高速旁路电容分别在顶层和底层镜像布局，则可以共用一个过孔；

10.旁路电容和电源引脚和地引脚可以共用一个过孔；

11.DDR3一对电源可以共用一个过孔，一对地引脚可以共用一个过孔。

八、DDR3信号分组8.1 DDR3的时钟网络分组

图9 时钟组定义

CK主时钟组（差分对）：DDR_CK& DDR_CKn；

DQS0数据同步时钟组（差分对）：DDR_DQS0& DDR_DQSn0；

DQS1数据同步时钟组（差分对）：DDR_DQS1& DDR_DQSn1；

8.2 DDR3地址/数据信号网络分组

图10 信号组定义

CA地址控制组（单端线）：DDR_BA[2:0]、DDR_A[15:0]、DDR_CSn0、DDR_CASn、DDR_RACSn、

DDR_WEn、DDR_CKE、DDR_ODT，以CK时钟组对齐；

DQ0字节组（单端线）：DDR_D[7:0]、DDR_DQM0，以DQS0时钟组对齐；

DQ1字节组（单端线）：DDR_D[15:8]、DDR_DQM1，以DQS1时钟组对齐。

九、DDR3信号终端电阻应用

本例中DDR3芯片内含有针对DQS[x]和DQ [x]的ODT（片内终结器），而CK和ADDR_CTRL既没有内部的ODT，也没有外接VTT终结器，但这并不影响信号完整性，可以这样应用。

十、DDR3的 参考电压DDR_VREF布线

DDR_VREF走线宽度通常为20mil（0.508mm），如果布线空间有限可适当减小宽度。在MPU和DDR的每个DDR_VREF电源引脚附近，就近要放置一个0.1uF的高频旁路电容。

十一、DDR3的 CK和ADDR_CTL拓扑和布线规则11.1 CK和ADDR_CTL拓扑

图11 CK组合CA组布线拓扑

所选DDR3型号的CK和CA信号如需并联端接电阻，就按上图所示拓扑布线；所选DDR3型号的CK和CA信号若无需并联端接电阻，忽略AT走线，忽略并联端接的电阻、电容器。本项目所选DDR3型号为后者。

11.2 CK和ADDR_CTL走线

图12 CK组合CA组布线方法

所选DDR3型号的CK和CA信号如需并联端接电阻，就按上图所示布线；所选DDR3型号的CK和CA信号若无需并联端接电阻，忽略AT走线，忽略并联端接的电阻、电容器。本项目所选DDR3型号为后者。

十二、DDR3的DATA线走线拓扑与走线规则12.1 DATA线拓扑

图13 DATA线拓扑

数据对齐时钟DQS[x]是点到点的差分信号线，所有数据线DQ[x]是点到点的单端信号线。

12.2 DATA线布线方法

图14 DATA线布线方法

数据对齐时钟DQS[x]是点到点的差分布线，所有数据线DQ[x]是点到点的单端布线。

十三、DDR3布线长度规则13.1 CK和ADDR_CTL布线长度规则

CK组内差分线要匹配等长；

ADDR_CTL（CA）组内的各个信号线要以CK组为对齐基准，匹配等长；

CK和ADDR_CTL（CA）走线的最大长度可以采用下图的曼哈顿距离来确定：

图15 曼哈顿距离计算最长走线

一旦MPU和DDR3的位置固定下来后，采用上图中曼哈顿距离确定的布线长度就是最长布线长度了；CK和ADDR_CTL（CA）以此线作为基准长度，尽量减少长度偏移；

多个DDR3时，接入DDR3的短的树桩线和外接VTT终端的短的树桩线，不包含在长度计算内。

最长布线长度计算公式：CALM=CACLMY CACLMX 300mils；此处额外的300mils作用是给布线空间留有充足的余量，这里CACLMY=A1，CACLMX=A2 A3，所以CALM=A1 A2 A3 300mil=2500mil 660mil 300mil=3460mil。

CK和ADDR_CTL（CA）布线长度详细规则如图16所示：

1、（A1 A2）长度≤2500mil，允许偏差长度≤25mil；

2、A3长度≤660mil，允许偏差长度≤25mil；

3、单端线AS长度≤100mil，允许偏差长度≤25mil；

4、差分线AS 和AS-长度≤70mil，允许偏差长度≤5mil；

5、单端线端接电阻走线AT长度≤500mil，允许偏差长度≤100mil；

6、差分线端接电阻走线AT长度≤500mil，允许偏差长度≤5mil；

7、CK组合CA组典型的长度为CALM -50mil；

8、CK线和其他DDR3走线间距≥4W原则（线中心到线中心）；

9、CA线和其他DDR3走线间距≥4W原则（线中心到线中心）；

10、CK差分对内部间距要满足阻抗匹配的；

11、CK线到其他非DDR3信号线之间的距离≥4 W原则（线中心到线中心）；

12、Rcp端接电阻为特征阻抗Zo -1Ω，Rcp端接电阻为特征阻抗Zo -1Ω，Rtt端接电阻为特征阻抗Zo -5Ω，单端特征阻抗Zo为50~75欧姆，差分特征阻抗Zo为单端特征阻抗的2倍。

图16 CK组和CA组布线长度规则

图中(n)备注：

（1）CK表示时钟信号网络组，ADDR_CTRL表示地址、控制信号网络组；

（2）尽量使用最少数量的过孔；

（3）当要在DDR3电源层作为参考平面打过孔换层时，需要添加返回电流旁路电容；

（4）镜像放置；一个放置在顶层、一个放置在底层，呈镜像重合状。

（5）非镜像放置：所有的DDR3在同一层；

（6）尽量减小走线长度；

（7）只针对ADDR_CTRL网络组，建议减小长度偏移，但不是必须的；

（8）只针对CK网络组；

（9）CACLM是最长的曼哈顿距离；

（10）当走线长度超过1250mils时，允许适当减小线中心到线中心的距离；

（11）不同DDR3的信号线；

（12）CK是差分阻抗欧姆，差分阻抗是单端阻抗的2倍；

（13）外接的VTT终结器是绝对不允许放置在源端（CPU驱动端）。

13.2 DQS[x]和DQ[x]布线长度规则

不建议，也不必将所有的数据线匹配等长，但将每1字节的数据匹配等长是必须的。可用曼哈顿距离确定最长走线长度。

图17 曼哈顿距离确定DQ组布线最长长度

图18 DQ组布线长度匹配规则

如图18所示：

1、DQS和DQ线有内部ODT功能，不允许外接终端匹配电阻；

2、DQ0数据组标称长度≤DQLM0（数据0组的曼哈顿距离），允许偏差长度≤25mil；

3、DQ1数据组标称长度≤DQLM1（数据1组的曼哈顿距离），允许偏差长度≤25mil；

4、DQS0数据对齐时钟和DQ0数据组一样长，允许偏差长度≤25mil；

5、DQS1数据对齐时钟和DQ1数据组一样长，允许偏差长度≤25mil；

6、DQ0组（含DQS0）与DQ1组（含DQS1）不用等长，以各自的字节对齐即可；

7、DQ[x]组内走线间距≥3W原则（线中心到线中心）；

8、DQ[x]和其他DDR3走线间距≥4W原则（线中心到线中心）；

9、DQS[x]组内间距应满足差分阻抗；

10、DQS[x]和其他DDR3走线间距≥4W原则（线中心到线中心）；当走线长度超过1250mils时，间距允许降到最小的4W原则；

11、TI官方文档规定了CK时钟线和ADDR_CTRL线匹配等长，DQS[x]与DQ[x]匹配等长，但是并没有规定CK和DQS[x]匹配等长。但依据德力威尔王术平的设计经验，建议控制DQS（含DQ）布线长度小于CK布线长度，DQS（含DQ）线尽量最短。

十四、AM3358之DDR3布线规范总结

1.走线最长≤63.5mm

2.地址/控制组以时钟组对齐，长度误差为2.54mm；数据组一定要比时钟组走线长度要短，尽量最短；

3.时钟组组内长度误差0.127mm

4.地址组组内长度误差0.635mm

5.数据组内DQS对之间误差0.127mm

6.数据组内DQ组内误差0.635mm

7.数据组内DQS与DQ之间误差0.635mm

8.数据组DQS0与DQS1两对之间误差不限，但尽量短；

9.所有线与CLK对齐（Address＞CLK＞Data）

10.数据0组以DQS0&DQSN0对齐

11.数据1组以DQS1&DQSN1对齐

12.DQS0与DQS1组与CLK组对齐

13.所有地址组与CLK组对齐

14.CPU电源、地焊盘打孔引线≤1.778mm

15.CPU退耦电容打孔距离CPU焊盘≤10mm

16.退耦电容一个焊盘上打孔≥2个

17.CPU电源焊盘打孔≥1个

18.DDR3电源、地引脚焊盘打孔引线≤1.54mm

19.DDR3退耦电容打孔与DDR3电源引脚距离≤3.81mm

20.DDR3退耦电容一个焊盘打孔≥2个

21.DDR3电源、地引脚打孔≥1个

22.DDR3_VREF基准电源线宽度：0.508mm/3W

23.CLK、Address、Data组外间距4W，组内间距3W

24.DDR3的数据引脚靠近CPU一端

25.CPU和DDR3布局的间距：水平25.4mm 垂直38.1mm 之内

26.走线长度=曼哈顿距离 7.62mm

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作者简介：德力威尔王术平，嵌入式软硬件全能设计工程师，应用电子技术独立研究员，应用电子技术授课讲师，德力威尔电子工程师培训学校创始人。

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